Maciej
G.
Projektant /
Programista, Famor
S.A.
Temat: Jak tworzyć herarchiczne projekty ISE Webpack ?
Witam ponownie,niestety utknąłem trochęw mojej nauce FPGA (pewnie tak ma większość początkujących).
Mój problem jest następujący:
1) Potrafię stworzyć prosty komponent w VHDL (czy Verilog) - myślę tu o prostych układach jak bramki, liczniki, rejestry, multipleksery
2) Potrafię połączyć proste komponenty VHDL za pomocą komponentów i poleceń generic map i port map
3) Nie umiem utworzyć herarchicznej struktury opisanej na schemacie (która składałaby się z czarnych skrzynek z opisanymi wejściami i wyjściami)
4) W takim hierarchicznym projekcie chciałbym zarówno korzystać z komponentów w VHDL jak i układów z serii TTL czy CMOS
Jak znacie jakiś dobry kurs, który krok po kroku pokazuje jak zrobić taki hierarchiczny projekt z wykorzystanie zarówno modułów TTL jak i kodu VHDL to proszę udostępnijcie link.
BTW: poczytałem trochę o projektach gdzie główny moduł jest typu schematic i trochę mi się rozjaśniło
PozdrawiamTen post został edytowany przez Autora dnia 16.08.17 o godzinie 18:11