Temat: Jak prawidłowo wygenerować funkcję (odczyt z ROM) w VHDL

W zasadzie to ja zrobiłem symulację, ale z poziomu narzędzia Quartusa, który zwie się Waveform (jako, że ja nie użytkuję Xilinxa). Poza tym tesbench jaki powstał został wygenerowany automatycznie przez wspomniane narzędzie, ale udostepnić mogę (podesłane na maila). Niemniej z poziomu ISE WebPack całość (tj. testbench i użycie do symulacji) to się dla przykładu robi tak:

https://www.youtube.com/watch?v=vlb-SlfDNpY

a także tak jak w pliku, który podesłałem ci na maila (nie mogę go upubliczniać - prawa autorskie uczelniane). Jak pewnie zauważyłeś dotychczas taki testbench to nic innego jak wstawienie komponentu testowanego układu do pliku i jego użycie poprzez PORT MAP oraz napisanie w ogólności procesu, w którym będziesz podawał sygnały na wejścia testowanego układu (których wartościami manipulujesz z użyciem słowa WAIT i WAIT FOR np: 50 ns czyli zrób coś przed, poczekaj 50 ns i zrób coś dalej po 50 ns), czy też nawet nieskońocznych pętli, które przydają się do generowania przebiegów zegarowych (zauważ obecność samego słowa LOOP, bez konkretyzowania czy to pętla FOR czy WHILE, choć możesz i takie też wstawiać bez problemu).

Możesz też od biedy stworzyć projekt w ModelSimie (do pobrania tutaj:https://www.altera.com/products/design-software/model--... jak np: tutaj:

https://www.youtube.com/watch?v=0OMvEfveRKs
https://www.youtube.com/watch?v=cy7GbCZd5a8

czy też możesz zrobić symulację nawet w takim Aldec ActiveHDL od biedy:

https://tinyurl.com/ycesq58z
http://ece.gmu.edu/coursewebpages/ECE/ECE545/F10/resou...

Generalnie w przypadku zewnętrznych symulatorów schemat jest taki, że dodajesz plik z układem, który jest testowany i plik, który zawiera testbench (tj. plik testujący ukłąd zawarty w drugim pliku). Czasem się okazuje, że niektóre symulatory idą na rękę i można wstawić sam testbench, pdo warunkiem, że układ jest w tym samym folderze co testbench (np: w ModelSimie). Niemniej są też i inne narzędzia (te co podałem to takie, które ja najczęściej użytkuję) - możesz też próbować użyć np: QuestaSim, RivieraPro, Sinplify czy Sinplify Pro - narzędzi jest od groma. Kto wie - może nawet znajdziesz jakieś własne narzędzie symulacyjne, które przebije wszystkie istniejące? :)Ten post został edytowany przez Autora dnia 20.08.17 o godzinie 11:30

Temat: Jak prawidłowo wygenerować funkcję (odczyt z ROM) w VHDL

Jakub,

bardzo Ci dziękuję.

Pozdrawiam

Temat: Jak prawidłowo wygenerować funkcję (odczyt z ROM) w VHDL

Drobiazg :)